Desarrollo de una arquitectura de optimización para la minimización de los efectos de canal corto en transistores MOSFET submicrométricos

Abstract

Los efectos de canal corto degradan el funcionamiento de los MOSFETs, lo cual influye en el desempeño de las variables intrínsecas de este transistor, ocasionando incrementos en algunas variables que deben minimizarse; en consecuencia dichas variables entran en conflicto. Es de particular interés en este trabajo, obtener la mínima área, el mínimo consumo de potencia, la máxima ganancia de voltaje y el máximo ancho de banda del MOSFET con aplicaciones en circuitos analógicos, estas características del transistor se ven afectadas por los efectos de canal corto. Se configuraron dos circuitos analógicos basados en tecnología CMOS (MOSFETs tipo N y P), observándose un comportamiento inversamente proporcional en algunas respuestas de estos circuitos analógicos. Por esta razón, se obtuvo un conjunto de funciones objetivo y restricciones que tomaron en cuenta los principales efectos de canal corto del MOSFET. Este conjunto de funciones objetivo y restricciones se implementaron en una arquitectura de optimización cuyos núcleos principales son el algoritmo genético multi objetivo (MOGA), y el simulador Ngspice para obtener un rango de las longitudes de canal del MOSFET donde exista una mínima área, un mínimo consumo de potencia, etcétera del transistor. Al implementar la arquitectura de optimización en un MOSFET Bulk de tecnología 180nm (BSIM3) y 90nm (BSIM4), se obtuvieron diferentes conjuntos de soluciones (Ptrue) y frentes de Pareto (PFtrue). Después de obtener los Ptrue y PFtrue, se optó por probarlos en los amplificadores operacionales (op-amp, por su término en inglés) dos etapas y rail to rail. Al comparar los Ptrue y PFtrue con los resultados de simulación, se observó que el conjunto de funciones objetivo y restricciones se definieron de manera adecuada. Además, se realizaron análisis teórico-practico para reducir la complejidad computacional de la arquitectura de optimización, reduciendo el tiempo computacional de manera significativa.

The short channel effects deteriorate the MOSFETs operation, which influences the performance of the intrinsic variables of these transistors, causing an increase in some variables that must be minimized; consequently, these variables come into conflict each other. It is of particular interest in this work, to obtain the minimum area, the minimum power consumption, the maximum voltage gain and the maximum bandwidth of the MOSFET with applications in analog circuits, these characteristics of the transistor are affected by the short channel effects. Two analog configurations were implemented using CMOS (N and P MOSFET) transistors, observing a proportional inversely behavior in some responses of these analog circuits. For this reason, a set of objective functions and constraints was obtained that considered the main short channel effects of MOSFET. This set of objective functions and constraints were implemented in an optimization architecture whose main cores are the Multi Objective Genetic Algorithm (MOGA) and the Ngspice simulator, to obtain a range of MOSFET gate lengths where there is a minimum area, a minimum power consumption, etc. of transistor. When implementing the optimization architecture in a MOSFET Bulk of 180nm (BSIM3) and 90nm (BSIM4) technology, different sets of solutions (Ptrue) and Pareto fronts (PFtrue) were obtained. After that, Ptrue and PFtrue were chosen to be tested in the two stages opamp and rail to rail opamp. When comparing the Ptrue and PFtrue with the simulation results, it was observed that the set of objective functions and constraints were properly defined. Furthermore, theoretical-practical analysis was made to reduce the computational complexity of architecture optimization, reducing significantly computational time.